Aeroespacial · Satélites
Diseño FPGA y verificación UVM para satélites
Diseño de lógica programable y verificación con metodología UVM para programas satelitales.
FPGAVHDLUVMSystemVerilog
- Problema
- Los subsistemas de satélite exigen diseño digital de alta confiabilidad y una verificación funcional exhaustiva, trazable y reproducible.
- Solución
- Diseño de cores IP en FPGA y verificación funcional UVM de subsistemas —potencia, datos, imágenes, comunicaciones y control— en tres niveles: RTL, Netlist y Post-Place & Route.
- Tecnología
- VHDL / Verilog / SystemVerilog, UVM y biblioteca de agentes por protocolo (SpaceWire, CCSDS, CAN/SpaceCAN, AMBA, SPI, RS422).
- Resultado
- Subsistemas verificados con trazabilidad total y baselines reproducibles, y una biblioteca de IP de verificación reutilizable.
- Entregables
- RTL/HDL, testbench UVM, modelos de cobertura, reportes PASS/FAIL, matrices de trazabilidad y bitstream.